【儀表網(wǎng) 研發(fā)快訊】人工智能、機器學(xué)習(xí)、云計算等應(yīng)用的發(fā)展推動了智算/數(shù)據(jù)中心交換網(wǎng)絡(luò)數(shù)據(jù)傳輸速率的迅速增長，對高速有線收發(fā)機系統(tǒng)中的時鐘倍頻器的工作速度、抖動、面積和功耗等性能提出了更高的要求。基于環(huán)形振蕩器的注入鎖定時鐘倍頻器具有低抖動多相時鐘產(chǎn)生、緊湊布局、高能效和高魯棒性等優(yōu)勢，成為有線收發(fā)機系統(tǒng)中多相時鐘產(chǎn)生的有效解決方案。但注入鎖定時鐘倍頻器面臨固有注入相位誤差、最優(yōu)注入脈沖寬度及其隨PVT變化的漂移等挑戰(zhàn)，限制了注入鎖定時鐘倍頻器性能的進一步提升和推廣應(yīng)用。
針對上述關(guān)鍵問題，微電子所高頻高壓中心劉新宇研究員/鄭旭強研究員團隊提出了一種新型基于環(huán)形振蕩器的注入鎖定時鐘倍頻器。團隊提出了寬脈沖注入和傳統(tǒng)窄脈沖注入相結(jié)合的互補注入方案，有效消除了窄脈沖注入引入的固有相位誤差，同時增強了相位噪聲抑制能力；設(shè)計了脈寬自適應(yīng)注入脈沖產(chǎn)生電路，實現(xiàn)不同PVT下的最佳噪聲抑制；開發(fā)了基于失鎖檢測和環(huán)路選擇的頻率追蹤環(huán)路，擴展了頻率鎖定范圍。該注入鎖定振蕩器被集成到高速有線收發(fā)機，實現(xiàn)了112Gb/s PAM4調(diào)制數(shù)據(jù)傳輸。
研究成果以“A Low-Jitter and Low-Reference-Spur Ring-VCO-Based Injection-Locked Clock Multiplier Utilizing a Complementary-Injection Scheme and an Adaptive Pulsewidth Adjustment”為題發(fā)表在集成電路設(shè)計領(lǐng)域頂級期刊Journal of Solid-State Circuits(JSSC)上，微電子所研究生王則棟為第一作者，微電子所鄭旭強研究員為通訊作者。該項研究得到了國家重點研發(fā)計劃和國家自然科學(xué)基金的支持。
圖1. 提出的基于環(huán)形振蕩器的注入鎖定時鐘倍頻器
圖2. (a)芯片照片及各模塊功耗；
(b)RMS抖動隨電源電壓變化圖；
(c)RMS抖動隨VCO控制電壓變化圖
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